Soutenance de thèse : Compromis en termes de vitesse et de précision de la Traduction Binaire Dynamique : étude du passage à l’échelle de la version parallèle et d’une simulation de cache

J’ai eu le plaisir de participer au jury de thèse de Mme Marie BADAROUX, le 12 mars 2024. Le titre de sa thèse : “Compromis en termes de vitesse et de précision de la Traduction Binaire Dynamique : étude du passage à l’échelle de la version parallèle et d’une simulation de cache”. Les travaux de cette thèse se placent dans le contexte de l’amélioration des outils de simulation d’architecture de calcul. Le jury était composé de :

Les travaux de Marie ont montré la bonne efficacité de la parallélisation de la simulation sur des architectures parallèles (à mémoire partagée) et l’accélération de la simulation des différents niveaux de cache (x10 pour la simulation du L1I)

Le manuscrit, validé par le jury sera disponible prochainement ici : https://theses.fr/s245986. Marie m’a autorisé à publier ici les planches utilisées durant la soutenance, son manuscrit et les photos de cet évènement si particulier qu’est une soutenance de thèse !

Résumé: INDUSTRIE du semiconducteur continue de tendre vers une production de systèmes L’ de plus en plus efficaces. Ceci est rendu possible par la conception de systèmes de plus en plus complexes qui vient à l’intégration de ”tout ce qui est possible” sur une unique puce. Cependant, les délais de commercialisation et les coûts de fabrication de ces systèmes sont des contraintes non négligeable qui rendent le test et l’évaluation particulièrement difficiles. Les technologies de simulation apparaissent comme une solution pour permettre aux concepteurs de réaliser l’évaluation dans des délais raisonnable avec un coût approprié. Compte tenu des performances qu’elle atteint et du haut niveau d’abstraction qu’elle offre, la Traduction Binaire Dynamique (TBD) est l’approche de simulation la plus convain- cante pour la simulation croisée de systèmes centrés sur les logiciels. La simulation qui en résulte est cependant purement fonctionnelle. La tendance émergente autour des systèmes multicoeurs qui possèdent jusqu’à des centaines de coeurs impacte les mécanismes de sim- ulation et les pousse à tirer parti de l’architecture de la machine hôte et la TBD ne fait pas exception à la règle. Améliorer les mécanismes de la TBD soulève la question de comment maintenir un bon équilibre entre vitesse et précision. D’une part, travailler sur l’accélération de la vitesse de simulation affecte positivement cet équilibre. D’autre part, l’ajout de la modélisation de nouvelles fonctionnalités architecturales dans la simulation remet en question cet équilibre, car les performances seront dégradées. Ainsi, pour rester en cohérence avec les principes à l’œuvre lors du développement de la TBD, il est nécessaire d’introduire ces modèles en limitant leur surcoût. La première contribution de cette thèse vise à augmenter les performances de la simula- tion parallèle en étudiant l’affinité des processus des cœurs simulés sur les cœurs physiques de la machine hôte. La deuxième contribution se concentre sur un modèle de simulation de cache fonctionnel qui profite du mécanisme de la TBD et des solutions générales pour réduire le surcoût d’ajouter une simulation de cache dans la simulation. Nous avons choisi QEMU, le simulateur le plus stable et le plus utilisé de ce type, comme outil reposant sur la TBD pour mettre en œuvre nos contributions.

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