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Workshop MSC présentation during ESWEEK 2024, Raleigh, NC, USA
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Recrutement étudiant alternant pour la rentrée prochaine : compilateur, innovation, architecture des ordinateurs
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2nd European Memory Systems Forum at BSC (29/02-1/03/2024)
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Numérique frugal @ UGA
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New HygbroGen release, with computing in memory support (as well as AARCH64)
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Dedicated Instruction Set for Pattern-based Data Transfers: an Experimental Validation on Systems Containing In-Memory Computing Units
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Soutenance de thèse "Modèle de programmation bas niveau pour architecture de calcul proche mémoire"
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Contribution à Fetch 2023
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Évaluation de l’inférence d’un réseau de neurones sur une architecture C-SRAM (Computing SRAM)
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<a href="https://www.mdpi.com/2079-9268/12/1/18">Towards Integration of a Dedicated Memory Controller and Its Instruction Set to Improve Performance of Systems Containing Computational SRAM</a>
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FETCH 2022 une école d'hiver au printemps sur les Technologies de Conception des Systèmes Embarqués Hétérogènes
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Recrutement étudiant en thèse "Micro-compilation pour réseaux de neurones ternaires sur une architecture de calcul proche mémoire"
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Recrutement CDD innovation en compilation
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Instruction Set Design Methodology for In-Memory Computing through QEMU-based System Emulator
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Proposition de stage : Évaluation de l’inférence d’un réseau de neurone sur une architecture de C-SRAM (Computing SRAM)
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Soutenance de thèse : "Exploration d'une architecture tuilée reconfigurable de mémoire calculante pour les applications gourmandes en données"
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A 35.6TOPS/W/mm² 3-Stage Pipelined Computational SRAM with Adjustable Form Factor for Highly Data-Centric Applications
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Memory Sizing of a Scalable SRAM In-Memory Computing Tile Based Architecture
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Keynote lors de la conférence COMPAS
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In memory computing panel during the VLSI-SOC conference
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Smart Instruction Codes for In-Memory Computing Architectures Compatible with Standard SRAM Interfaces
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Software Platform Dedicated for In-Memory Computing Circuit Evaluation
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DRC 2 : Dynamically Reconfigurable Computing Circuit based on Memory Architecture